Введение

В ходе данной курсовой работы необходимо спроектировать делитель частоты с коэффициентом деления К=48. Построить делитель частоты можно с помощью обычного двоичного счетчика, если его модуль=. Счетчик по модулю можно реализовать без дополнительных логических элементов. Но в нашем случае мы видим, что .

Для данного коэффициента можно использовать несколько вариантов синтеза счетчиков по модулю отличных от , в ходе работы выясним какой из них имеет меньшие аппаратные затраты и более приемлем для применения для данного делителя частоты.

Так же необходимо рассмотреть возможность применения делителя частоты с использованием счетчиков СИС ТТЛ (интегральные схемы средней степени интеграции транзисторно-транзисторной логики). Данный способ является простейшим вариантом реализации делителя частоты и, как следствие, должен иметь маленькие аппаратные затраты.

Следующим этапом данной курсовой работы будет являться реализация восстановления нормальной работы делителя при сбойных ситуациях. Для построения антисбойной схемы будем использовать запрет комбинаций, недопустимых для данного счетчика и построение соответствующих комбинационных схем.

Запуск и останов схемы будет выполнен по внешним сигналам управления с помощью внешней синхронизации.

Задачи: Разработка алгоритма устройства, VHDL-модели, функциональной и принципиальной схемы; анализ временных диаграмм; расчеты и оценка быстродействия и энергопотребления;

Литературный обзор

Делитель частоты - электронное устройство, уменьшающее в целое число раз частоту подводимых к нему периодических колебаний. Для деления частоты применяют: электронный счётчик (триггер), самовозбуждающийся генератор синусоидальных колебаний, регенеративное устройство, самовозбуждающийся генератор с устройством фазовой автоматической подстройки частоты (ФАПЧ), релаксационный генератор и др.

В самовозбуждающемся генераторе синусоидальных колебаний деление осуществляется синхронизацией его частоты на субгармоническом колебании частоты внешнего периодического сигнала с использованием явления захватывания частоты. В регенеративном Д. ч. синусоидальных колебаний (Рисунок 1) на преобразователь частоты подаются периодический сигнал частоты f, подлежащей делению, и сигнал частоты (k - 1)? f/k (k - коэффициент деления), возникающий в цепи обратной связи только при подведении на вход Д. ч. напряжения преобразуемой частоты. На выходе преобразователя выделяется сигнал разностной частоты, равной f/k. В устройстве, состоящем из самовозбуждающегося генератора и ФАПЧ, фазовым детектором сравниваются частота гармонического колебания в k раз большая, чем основная частота колебаний генератора, и делимая частота. С выхода фазового детектора напряжение рассогласования, пропорциональное разности сравниваемых частот, подаётся на генератор и изменяет его основную частоту до тех пор, пока она не станет точно в k раз меньше делимой частоты. Для деления частоты повторения импульсных сигналов применяют Д. ч. на релаксационных генераторах, работающих в периодическом режиме с захватыванием частоты повторения импульсов на субгармоническом колебании или в ждущем режиме с периодом повторения импульсов большим в k раз.

Схема регенеративного делителя частоты

Рисунок 1 - Схема регенеративного делителя частоты.

Для деления частоты на 2, 4, 8, 16 и т.д. достаточно организовать цепочку, состоящую из нужного числа счетных, так называемых, D-триггеров. Для деления частоты в «нестандартное» число раз, к примеру, на 3 или 5, необходима специальная схема контроля, которая бы сбрасывала все триггеры при определенном их состоянии, чтобы счет начинался с нуля. В данной работе применим именно этот способ реализации делителя частоты, потому что он больше всего подходит под данное задание и более прост в исполнении.

Варианты синтеза счетчиков по модулю отличных от :

1. Асинхронный счетчик с управляемым сбросом;

2. Асинхронный счетчик с нормированным сбросом;

3. Асинхронный счетчик с нормированным сбросом (с разбиением на коэффициенты);

4. Счетчик с межразрядными связями;

5. Делитель частоты с использованием счетчиков СИС ТТЛ (интегральные схемы средней степени интеграции транзисторно-транзисторной логики).

Для выполнения задания я выбрал асинхронный счетчик с управляемым сбросом имеет меньшие аппаратные затраты и более приемлем для применения для данного делителя частоты.

При построении счетчика с асинхронным управляемым сбросом выявляется момент достижения содержимым счетчика значения Кпер и это является сигналом асинхронного сброса счетчика в текущем такте. Следовательно, состояние счетчика, соответствующее значению Кпер, будет промежуточным и кратковременным, а последнее устойчивое состояние счетчика соответствует значению Кпер-1. На Рисунке 3 показана схема и временные диаграммы работы счетчика с коэффициентом пересчета Кпер = 10 на основе микросхемы счетчика с асинхронным сбросом ЭКР1554ИЕ23. В процессе моделирования делителя в программе будем использовать счётчик 7493(аналог данной микросхемы)

Счетчик с управляемым асинхронным сбросом. Схема включения (а) и временные диаграммы работы (б)

Рисунок 2 - Счетчик с управляемым асинхронным сбросом. Схема включения (а) и временные диаграммы работы (б)

 
< Пред   СОДЕРЖАНИЕ   Скачать   След >